芯片行业困境：流片成功率暴跌与良率提升难题

最近，semiengineering 的文章指出，由于芯片制造的复杂性不断上升，正从单片芯片向多芯片组件转变，这需要进行更多次迭代。同时，定制化程度的不断提高使得设计和验证更加耗时，导致芯片首次流片的成功率正在急剧下降。

从西门子提供的数据来看，半导体行业首次流片的成功率已经降至历史低点。此外，随着 2nm 制程的到来，先进制程工艺下的芯片良率也很难得到有效提高，芯片行业正面临着巨大的难题。

芯片流片成功率降至历史低点

流片对于芯片设计而言，就如同参加一场至关重要的大考。它是检验芯片设计是否成功的关键环节，即将设计好的方案交给代工厂生产出样品，以此检验设计的芯片是否达到设计要求，或者是否需要进一步优化。若能生产出符合要求的芯片，便可进行大规模生产。在纪录片《电子立国自述传》中，对芯片流片时的心情有这样的描述：每次芯片 tapeout 的两三个月里，内心终日惶惶不安，难以入眠，无时无刻不在担忧设计是否存在问题。等到芯片送回来，第一次按 RESET 时，心情紧张到了极点，松开 RESET 的瞬间，便是区分天堂与地狱的时刻。

从西门子的数据可知，正常情况下芯片流片的首次成功率在 30% 左右，但在近两年降至 24%，到 2025 年更是降低至 14%，这意味着十家企业中就有八家会遭遇流片失败。有些芯片失败是由于设计流程过于随意，而有些芯片失败并非是功能方面的问题。例如，如果流片返回后芯片的运行速度比预期慢 10%，或者功耗比预期大 10%，那么该芯片在市场上可能就会缺乏竞争力，从而需要重新流片。不少芯片巨头都在流片上遭遇过挫折，像 AMD 的 Bulldozer（推土机）架构芯片、高通骁龙 810 芯片等。

AMD 的 Bulldozer 架构于 2007 年开始研发，它将两个物理核心组成一个模块，共享浮点单元和 L2 缓存，但实际性能却未达到预期。由于设计复杂，流片后性能不佳，前期的研发费用付诸东流，而英特尔同期推出的 Sandy Bridge 架构处理器性能更优，抢占了市场份额。高通骁龙 810 芯片是 2015 年推出的旗舰移动处理器，因采用先进制程和高性能设计，流片后出现严重发热和高功耗问题，导致手机过热、降频，用户体验极差。高通随后进行了改进优化，但竞争对手三星则凭借更稳定、低功耗的 Exynos 处理器抢占了部分市场份额。

流片成功率下降主要有四个原因。其一，芯片的复杂性不断增加。如今的芯片设计越来越多地采用多芯片组件，这些不同组件往往需要在不同的工艺节点生产。以先进的服务器芯片为例，计算核心采用 5nm 工艺以实现更高性能和更低功耗，而存储单元可能使用更成熟的 14nm 工艺以保证成本和稳定性。这意味着需要协调多个代工厂和工艺技术，极大地增加了设计和制造的复杂性。其二，定制化芯片的数量日益增多。定制化芯片是针对特定的数据类型、算法或应用场景设计的，这使得芯片设计和验证工作变得异常繁琐。例如，用于深度学习推理的定制芯片，需要针对神经网络的特定结构和计算模式进行优化，从架构设计到指令集开发都需要重新规划。其三，企业的开发模式发生了变化。过去，芯片开发周期通常为 18 个月左右，而现在企业为了保持市场竞争力，需要在更短的时间内推出更多产品。许多芯片企业为了按时完成流片任务，不得不压缩设计和验证时间，甚至在一些关键环节简化流程。这样一来，设计中的潜在问题无法被及时发现和解决，增加了流片失败的风险。其四，人工智能带来了巨大压力。人工智能的快速发展对半导体芯片的计算能力提出了极高的要求。AI 应用需要芯片提供更高的算力，但目前的开发和验证生产力并未有相应的突破。这导致芯片设计团队在有限的时间内需要交付更复杂的设计，增加了首次流片失败的风险。半导体工程的编辑 Brian Bailey 在分析首次流片成功率降低的原因时也表示：“人工智能对芯片算力需求暴增，远超当前半导体技术和架构的进步速度。但开发和验证技术却没跟上，工程师只能用老工具，在更短时间内完成更多工作，流片失败也就不奇怪了。”

上一次出现流片成功率降低的情况还是在 2018 年。在 2018 年之前，半导体行业的 ASIC 首次流片成功率维持在 30% 左右，但 2018 年直接降到了 26%。FPGA 的数据比较难统计，但是可以看生产中漏掉的 BUG 数量。2018 年，只有 16% 的 FPGA 项目能够实现零 BUG 漏出，这其实比 ASIC 首次流片成功率的下降更加严重。成功率下降的节点，正是业内大量设计从 28nm 迁移到 14nm 的时候，并且 7nm 当时还在逐渐普及。此外，越来越多的芯片设计把安全当作一个关键因素，在汽车和工业领域尤为突出。

芯片良率：难倒行业巨头

在芯片行业面临流片成功率暴跌的严峻形势下，即便成功完成流片，也并非意味着万事大吉。流片只是芯片生产的开端，后续生产环节同样挑战重重，其中芯片良率低的问题尤为棘手，成为制约芯片行业发展的又一大阻碍。良率是半导体工厂的核心竞争力所在，也被称为是半导体工厂的 “生命线”。芯片良率，指合格芯片的数量与生产出的总芯片数量的比例，即：良率 = 合格芯片数量 / 生产的芯片总量 x100%。

例如，如果在一片晶圆上制造了 1000 个芯片，其中 950 个是合格的，那么良率就是：良率 =(950/1000)×100%=95%。良率通常需要在整个生产过程中进行多个阶段的测量和计算，因为每个生产步骤都有可能引入缺陷，影响最终的良率。通常相应芯片良率需要达到 70% 或更高才能进入大规模量产阶段。

在行业内，即便像台积电、三星、英特尔这些巨头，也被芯片良率问题所困扰。台积电在先进制程良率控制上表现较为出色。在 2020 年时，台积电在 IEEE IEDM 会议上披露，其 5 纳米工艺的测试芯片平均良率为 80%，峰值良率超过 90%。据 MSN 报道，台积电 3 纳米芯片良率高达 80% 以上，市场上的巨头如苹果、高通也都纷纷选择了台积电 3nm。

台积电 2nm 的信号比较积极。据了解，2nm 制程技术在成熟度上取得了快速进展，其缺陷密度率已与 3nm 和 5nm 相当，并采用了新的环绕栅极晶体管（GAAFET）架构。与 3nm 增强版（N3E）相比，2nm 制程的速度提升了 10% 至 15%。目前，台积电的 2nm 制程的良率已达到 60% 以上。相比之下，三星的情况则不容乐观。2nm 工艺良率从年初的 20% - 30% 提升至 40% 以上，其首款采用 2 纳米工艺的 Exynos 2600 芯片计划于 2025 年 11 月量产。这与前文提到的台积电 60% 的良率相比，仍存在一定差距。3nm 工艺问题更为突出，SF3E - 3GAE（第一代 3nm GAA 工艺）的良率在 50%～60% 之间，未达到最初设定的 70% 目标。SF3 - 3GAP（第二代 3nm GAA 工艺）良率更低，仅为 20% 左右，远低于预期目标，导致三星在 3nm 芯片代工市场竞争力不足，甚至自家的 Exynos 2500 芯片也因良率问题难产。

英特尔在良率数据披露上较为模糊，虽有副总裁表示 Intel 4 制程良率高于预期，Intel 3 制程达成整体良率和性能目标，但天风国际分析师郭明錤曾称，2025 年初首批 Intel/IFS 18A 先进制程生产的 Panther Lake 工程样品良率不到 20% - 30%。不过这一说法遭到英特尔方面驳斥。英特尔投资者关系副总裁 John Pitzer 在摩根士丹利科技、媒体和电信会议上表示：“总体而言，我们认为 Intel 18A 的水平能够对标台积电的 N3 或者 N2。我们正按计划推进 Intel 18A，并已宣布将在今年上半年完成首个外部客户的流片工作。” 巨头们在芯片良率上的困境，足见这一难题的棘手程度。

良率提不上去的原因是多方面的。在原材料方面，硅片质量、光刻胶均匀度、掺杂剂精度等都会影响良率。例如，硅片有杂质、光刻胶不均匀，都会导致芯片性能出现问题，而高质量原材料不仅技术要求高，价格也十分昂贵。制造环境和设备也至关重要，芯片生产需要超洁净环境，空气中的颗粒都可能造成芯片缺陷，设备的稳定性、精度和维护也很重要。引入新设备成本高，还可能存在技术适配问题。在工艺技术上，光刻、蚀刻等流程复杂，现有工艺优化空间有限，新技术如极紫外光刻（EUV）又面临技术和成本难题。此外，质量管控不到位，生产过程中数据收集和分析不及时，就无法提前发现和解决问题，导致缺陷难以纠正。

结语

芯片流片成功率暴跌和良率提升困难，是当前芯片行业必须面对的严峻挑战。提高流片成功率，需要优化设计，可以利用 AI 辅助设计，提高设计的准确性；加强设计验证，提前发现潜在问题。同时，要重视人才培养，提升工程师的专业能力。此外，芯片设计企业要和晶圆代工厂、EDA 供应商加强合作，整合产业链资源。提升芯片良率，要改良制程，优化设计和工艺控制。在设备和材料上，升级设备、选用优质原材料。技术创新也非常重要，利用 AI 和大数据监控生产线，探索新材料、新工艺。还要建立严格的质量管控体系，从原材料采购到成品进行全流程监控。这些问题的解决，需要各方从技术、人才、产业链等多方面共同努力。